`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    21:22:09 03/28/2013 
// Design Name: 
// Module Name:    switch_latcher_1_bit 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module switch_latcher_1_bit(
    input i_switch,
	 input reset,
    input sys_clk,
    output  o_switch
    );

assign o_switch = filtered_switch;

sig_hys sw_handler(	.clk(sys_clk),
							.reset_b(reset),
							.dir_sig(i_switch),
							.fil_sig(filtered_switch)
							);
/*
always @(posedge sys_clk)
begin
	 o_switch <= filtered_switch;
end
*/

endmodule
